Ремонт принтеров, сканнеров, факсов и остальной офисной техники


назад Оглавление вперед




[6]

AEN. Разрешением сигнала AEN контроллер ПДП извещает все ресурсы на шине о том, что адреса и командные сигналы вырабатываются контроллером ПДП, а не центральным процессором, контроллером регенерации или внешней платой. После разрешения командных сигналов контроллер ПДП анализирует сигнал I/O CH RDY для определения длительности цикла.

Если цикл удлиняется, то период удлинения кратен удвоенному периоду SYSCLK, хотя и не синхронизирован с SYSCLK.

ПРИМЕЧАНИЕ: Данные, которые записываются в память или УВВ, должны быть истинны до разрешения команды записи и оставаться истинными до запрещения команды записи.

5.3.1.Цикл ПДП - Нормальный цикл

Нормальный цикл выполняется контроллером ПДП для 8- или 16-разрядных пересылок данных. Контроллер ПДП разрешает сигналы -MEMR, -MEMW, -I/OR и -I/OW, а память, с которой выполняется обмен, должна разрешить сигнал I/O CH RDY в соответствующее время, иначе цикл будет завершен как удлиненный. Разрешение сигнала I/O CH RDY заставляет контроллер завершить цикл за фиксированный период времени; этот период кратен периоду SYSCLK, но не синхронизирован с ним.

Продолжительность разрешения сигналов -MEMR, -MEMW, -I/OR и -I/OW определяет продолжительность всего цикла, причем эта продолжительность зависит от размера данных для различных адресных пространств.

5.3.2.Цикл ПДП - Удлиненный цикл

Удлиненный цикл ПДП выполняется контроллером ПДП также как и нормальный цикл, за исключением того, что при удлиненном цикле сигнал I/O CH RDY не разрешается в соответствующее время после того, как командный сигнал будет разрешен. Контроллер ПДП продолжает разрешать командные сигналы до тех пор, пока УВВ не разрешит сигнал I/O CH RDY. Период времени, на который удлиняется цикл, в этом случае кратен удвоенному периоду SYSCLK, хотя и не синхронен с SYSCLK.

ПРИМЕЧАНИЕ: Сигналы адреса LA<23...0> во время обычного цикла доступа должны записываться в регистр ресурсами доступа для запоминания адреса в течении всего цикла. В отличие от обычных циклов, при выполнении циклов ПДП эти адресные сигналы истинны в течении всего цикла ПДП.

ВНИМАНИЕ! Каналы ПДП, которые используются внешними платами для захвата шины, должны быть запрограммированы в каскадном режиме.

5.4. Цикл Захвата Шины

Любая внешняя плата, установленная в [8/16] слот, может стать задатчиком на шине ISA. Захват шины внешняя плата должна начать с разрешения сигнала DRQ канала ПДП, предварительно запрограммированного в каскадный режим. Канал ПДП, запрограммированный в каскадном режиме, считает, что все циклы ПДП были выполнены внешним ресурсом - в данном случае внешней платой. Контроллер ПДП отвечает внешней плате разрешением сигнала -DACK; внешняя плата в ответ на -DACK разрешает сигнал -MASTER. После разрешения сигнала -MASTER внешняя плата должна ждать некоторое время, после чего может начинать свои циклы доступа. 6. Временные диаграммы шины ISA

В таблицах этой главы приведены временные соотношения для всех циклов, объясненных в предыдущей главе. Все времена приведены для частоты SYSCLK= 8 МГц, поэтому, если проектируемая внешняя плата должна работать в компьютерах с частотой SYSCLK до 1 6 МГц, то следует ужесточить требования к быстродействию внешней платы не менее чем в два раза по сравнению с приведенными. Для ресурсов все времена измерены на разъеме ресурса доступа. Время в пределах 0...11 нс добавлено для учета времени распространения сигнала по шине. В некоторых случаях сигнал возвращается от ресурса, который был источником сигнала, синхронизированного с возвращаемым и в этом случае добавлено 0...22 нс. Время "0" означает теоретически минимально возможное время и используется только как расчетное при определении времени цикла.

ПРИМЕЧАНИЕ: В таблицах и временных диаграммах приведены только сигналы -MEMR и -MEMW, а не -SMEMR и -SMEMW. Сигналы -SMEMR и -SMEMW вырабатываются с задержкой от 0 до 1 0 нс относительно сигналов -MEMR и -MEMW в тех случаях, когда ЦП, контроллер ПДП или контроллер


регенерации является задатчиком на шине. Если задатчиком на шине является внешняя плата, то задержка может быть увеличена до 22 нс.

ПРИМЕЧАНИЕ: Во всех таблицах временных диаграмм TCLK обозначает период тактовой частоты шины.

Таблица 6.1. Временные соотношения для циклов с 0 тактов ожидания, нормальных и удлиненных, для 1 6- и 8-разрядных ресурсов памяти и УВВ.

параметра

Наименование

Задатчик на шине (нс)

Ресурс доступа (нс)

LA<23...17> устанавливается до BALE

Ширина импульса BALE

LA<23...17> сохраняется после BALE

LA<23...17> устанавливается до команды для 16-разрядной памяти [1]

-MEM CS16 истинный от LA<23...17>

-MEM CS1 6 удерживается после LA<23...17>

SA<1 9...0> устанавливается до команды для 16-разрядной памяти

SA<1 9...0> устанавливается до команды для 16- или 8-разрядного

-SBHE устанавливается до команды

для 1 6-разрядной памяти

-SBHE устанавливается до команды

для 1 6- или 8-разрядного УВВ

Длительность команд записи/чтения при доступе к 1 6-разрядной памяти (нормальный или удлиненный цикл)

Длительность команд записи/чтения при доступе к 1 6-разрядным УВВ (нормальный или удлиненный цикл)

Длительность команд записи/чтения при доступе к 1 6-разрядной памяти (0

тактов ожидания цикл)

Длительность команд записи/чтения

при доступе к 8-разрядным ресурсам

(нормальный или удлиненный цикл)

SA<19...0> устанавливается до BALE

Время установления данных после сигнала чтения 1 6-разрядной памяти

Время установления данных после сигнала чтения 1 6- разрядного УВВ

Время установления данных после сигнала чтения 1 6-разрядной памяти для цикла с 0 тактов ожидания

d Время установления данных после

сигнала чтения 8-разрядного УВВ

Время установления данных в цикле записи в 16-разрядную память

Время установления данных в цикле записи в 16-разрядное УВВ

Время установления данных в цикле

записи в 8-разрядный ресурс

SA<1 9...0>, -SBHE снимаются после

командного сигнала

Время выключения команды при доступе к 16-разрядному ресурсу

Время выключения команды придоступе к 8-разрядному ресурсу

Время установления данных при


1 / /VIVI/I jrVll*tllWL*rjlWliriSI Ul II IUI/\ lljtSri

чтении до снятия команды

Удержание данных при чтении

Удержание данных при записи

Перевод сигналов SD<15...0> в третье состояние после снятия команды

-0WS истинный от команды

-I/O CS16 истинный от SA<19...0>

-I/O CS1 6 удерживается после снятия

SA<1 9...0>

I/O CH RDY в лог."0" от 16-разрядной команды

I/O CH RDY в лог."0" от 8-разрядной

команды

I/O CH RDY длительность в лог."0"

Снятие командного сигнала после

разрешения I/O CH RDY

Разрешение BALE после снятия

команды

Период тактовой частоты (TCLK)

Данные устанавливаются до разрешения I/O CH RDY

LA<23...17> удерживается после разрешения команды обращения к памяти

Длительность -0WS

-0WS устанавливается до спада

-0WS удерживается после спада

Примечание: (1) LA<23...17> вырабатываются так же как SA<19...0>, если задатчик на шине не центральный процессор.

Табл. 6.2. Временные соотношения для цикла регенерации памяти.

параметра

Наименование

Контроллер регенерации (нс)

Внешняя плата

Длительность -MEMR/-SMEMR

SA<19...0> устанавливается до-MEMR

SA<1 9...0> удерживается после завершения команды

I/O CH RDY в лог."0" от -MEMR/-SMEMR

-MEMR снимается после разрешения I/O

-REFRESH устанавливается до -MEMR

-REFRESH удерживается после

запрещения -MEMR (1 )

SA<19...0> и -MEMR удерживаются в третьем состоянии после запрещения -

Длительность лог."0" I/O CH RDY

Задержка возвращения управления

шиной после запрещения -REFRESH

ПРИМЕЧАНИЕ: (1 ) Сигнал -REFRESH может удерживаться длительное время для выполнения нескольких циклов регенерации памяти .



[стр.Начало] [стр.1] [стр.2] [стр.3] [стр.4] [стр.5] [стр.6] [стр.7] [стр.8]