---~

Ъ >h -

lJ-

i- , \ Строки L.ZZ

u3v

1-Й

Uj!iV

/j yeuMWniM Штыбзжя

, & 5°J Пиарная шрвнв:

7c> a,,

i i

l Строки 23.. №

№да §8ада-8ыШа

17

Рис. 5.14. Функциональные элементы динамического ОЗУ

Матрица-накопитель разделена на две части по 32x64 ЭП в каждой. Между ними размещены усилители, так что каждый столбец состоит из двух секций, подключенных к разным плечам усилителя (рис. 5.14).

Элемент памяти построен по однотранзисторной схеме и включает конденсатор Qj и транзистор Tj. Транзистор выполняет функции ключа: при сигнале на адресной шине строки Xt - l он открывается и соединяет конденсатор Cj с j-разрядной шиной. Разрядные шины являются информационными и адресными одновременно Выборка j-разрядной шины производится при совпадении выходного сигнала дешифратора Yj - l, открывающего ключи выборки столбца Ту1, и управляющего сигнала Ф3=1, открывающего ключи Tj2. В результате обе шины ввода - вывода соединяются с j-разрядной шиной и таким образом обеспечивается считывание или запись информации.

Микросхема управляется сигналами: кода адреса (ао ... а11 } тактовым ТС, выборки микросхемы ВА1 и записи - считывания 3 - С (см. рис. 5.13).

Сигналы кода адреса (выборки ЭП) поступают на регистры строк {а0 ... а5} и столбцов {а6 ... а,,}. Код адреса выбирает одну из строк t и один из столбцов I, на пересечении которых находится ЭП-ij с требуемым номером.

Сигнал ТС разрешает обращение к матрице по адресным входам. По его положительному перепаду код адреса записывается в регистры и затем дешифрируется. Одновременно запускается формирователь Ф1> а от него формирователь Ф2. Внутренние сигналы Ф1 и Ф2 управляют последовательностью операций по выбору строки. Сигнал единичного уровня с выхода дешифратора открывает один из ключей выборки строк, через который на соответствующую строку матрицы поступает сигнал Ф1. В результате все ЭП этой строки оказываются подключенными к своим разрядным шинам. Одновременно сигнал Ф1 через селектор на транзисторах Гсь Тс?., который управляется старшим разрядом а5, кода адреса строки, воздействует на одну из опорных строк и подключает к разрядным шинам конденсаторы Cj опорных элементов (назначение опорных элементов поясняется далее).

Сигнал Фа включает усилитель считывания и происходит регенерация информации во всех ЭП выбранной строки. При наличии разрешения по входу ВМ сигнал Ф2 запускает формирователь Ф?, выходным сигналом которого затем запускается формирователь Ф.-,.

Управляющий сигнал Фз, открывая транзисторные ключи 7V, коммутирует цепь, соединяющую шины ввода - вывода с выбранной дешифратором У через ключи Тц разрядной шпион. Сигнал Ф4 открывает схему вывода информации.

По отрицательному перепаду ТС все функциональные узлы микросхемы переходят в исходное состояние, при котором из-за отсутствия разрешающих сигналов Ф1 и Ф3 закрываются ключи выборки строк и столбцов и матрица-накопитель изолируется от всех цепей. Время, необходимое на установление этих процессов опреде-

ляется одним из временных параметров - минимальной длительностью паузы между ТС.

Сигнал ВМ разрешает обращение к матрице по информационным входу и выходу. При разрешающем сигнале ВМ формируются сигналы Ф3 и Ф4, управляющие составлением цепи от выбранного ЭП до входа или выхода микросхемы. Сигнал 3 - С определяет режим микросхемы: при нулевом уровне - запись, при единичном - считывание. Последовательность поступления на входы микросхемы сигналов кода адреса, ВМ и 3 - С при записи и считывании показана на рис. 5.15,а и 5.15,6 соответственно.

Рассмотрим подробнее процессы при считывании и регенерации информации. Для этого поясним принцип действия усилителя считывания и необходимость его включения в разрыв разрядной шины.

Ш ТС

л

I

а)

S)

Рис. 5.15. Временные диаграммы сигналов микросхемы динамического ОЗУ: а записи; б - при считывании

при

Разрядная шина обладает собственной емкостью Су (см. рис. 5.14), которая значительно превышает емкость Crj запоминающего конденсатора. Поэтому при подключении ЭПц к разрядной шине изменение ее потенциала, пропорциональное отношению Cij/Cy<l, будет незначительным. Эта особенность динамических ЗУ, построенных на однотранзисторных ЭП, обусловливает необходимость в очень чувствительном усилителе считывания. Такими свойствами обладает дифференциальный усилитель триггерного типа, выполненный на транзисторах - Tj,4. Введение дифференциального усилителя обусловило необходимость в опорных элементах. Опорный элемент 30 (Tj, C0;) построен по такой же схеме, как и ЭП, но имеет вдвое меньшую емкость конденсатора. Строки ЭО (опорные строки) находятся в разных половинах матрицы. К источнику управляющего сигнала Ф{ через селектор Tci, Tcz сигналом а$ подключается та из двух опорных строк, которая находится в противоположной относительно выбранной информационной строки половине матрицы.

В паузе между ТС, т. е. при ТС - 1, через открытые транзисторные ключи Tnj- в каждом столбце происходит разряд Су до напряжения логической единицы U1. С поступлением ТС ключи Tnj- закрываются и шина оказывается под напряжением U1. С некоторой задержкой относительно положительного перепада ТС на j-информационную строку и на вторую опорную строку поступает сигнал Ф1= 1. В результате к j-разрядной шине с обеих сторон усилителя подключаются 377,-j и 30,-. Напомним, что этот процесс одновременно происходит на всех разрядных шинах.

С подключением dj и С0;- на секциях j-разрядной шины, т. е. в точках А и В (см. рис. 5.14), устанавливаются потенциалы: UAmax=U1 при ЭПЦ=1; UAmin=Ua/(a+l) при ЗЯ1,=0; Uu= = Uon-U12a/(2a±1), где а=Су/Су.

Следовательно, изменение потенциала в точке А при подключении ЭП не превышает /JUAm - UA min=U1/(a+l) =U/a, что составляет удвоенное значение разности между уровнями UA и Uon: UAmax - - (UAmin - Шп) =АШ2. Таким образом, значение информационного сигнала на одном входе усилителя отсчиты-вается относительно опорного уровня напряжения на втором. Усилитель настроен на отрабатывание разности входных напряжений UA - Uв=±ДU/2.

При ЭПц = 1 UA>UB, транзистор Tj,2 открыт, а транзистор закрыт. При включении сигналом Ф2 цепи питания усилителя в точках А и В формируются уровни напряжения 1 и 0 соответственно. Происходит восстановление частично утраченного заряда на конденсаторе Су (регенерация информации) и одновременно в шину ввода - вывода поступает усиленный считываемый сигнал. На другой секции разрядной шины в это время устанавливается нулевой потенциал.

При ЭПу =0 UA<UB, транзистор Ty1 открыт, а транзистор Tj,2 закрыт. При включении питания устанавливаются уровни О в точке А и 1 BS точке В. Через открытый транзистор Ту1 происходит разряд полушины столбца и на запоминающем конденсаторе восстанавливается нулевой потенциал, т. е. регенерируется ранее записанный в ЭПу логический 0.

При выборке ЭЯА,- в разрядной шине происходят аналогичные процессы с тем отличием, что опорный уровень напряжения формируется на полушине А.

Информация в выбранный ЭП записывается путем коммутации информационного входа через шины ввода - вывода на выбранную разрядную шину.

В режиме хранения сигнал ТС отсутствует и матрица отключена от всех окружающих ее цепей.

ап - 3-е

TC+W я

Рис. 5.16. Устройство регенерации динамического ОЗУ

При построении на микросхемах памяти модуля динамического ОЗУ предусматривается специальный цикл регенерации, который представляет собой цикл считывания по адресу регенерации. Адрес регенерации формируется счетчиком, разрядность которого определяется разрядностью кода адреса строк. Число циклов регенерации равно числу строк в матрице-накопителе. Поскольку регенерация осуществляется одновременно во всех ЭП выбранной строки, цикл обращения к матрице реализуется при отсутствии разрешающего сигнала ВМ, когда разрядные шины изолированы от дешифратора столбцов и шины ввода - вывода.

Время, необходимое для регенерации одной строки, равно длительности цикла считывания .сч (см. рис. 5.15). В это время обращение к микросхеме запрещено. Для регенерации m строк требуется время гшцсч, что составляет тЦСР/Ттгг часть от периода регенерации Грег, равного обычно 1 - 2 мс. В частности, для модулей ОЗУ на микросхемах К565РУ1 время занятости на регенерацию составляет 1,3 % общего времени работы ОЗУ.

Необходимое для обеспечения регенерации оборудование включает помимо счетчика мультиплексор, триггер и генератор регенерации (ГР), синхронизированный ТС. Структурная схема устройства регенерации N разрядного модуля ОЗУ приведена на рис. 5.16 [51].

Работает устройство регенерации следующим образом. По сигналу ГР счетчик изменяет свое состояние на очередное и формирует код выборки следующей строки. Триггер устанавливается в состояние V1=l и V2 = 0, при котором мультиплексор коммутирует на входы ОЗУ сигналы кода адреса регенерации (а0... а5}, и с поступлением сигнала ТС в матрице происходит регенерация информации в ЭП выбранной строки.

С некоторой задержкой относительно положительного фронта ТС, определяемой параметром «время удержания адреса относительно ГС», триггер возвращается в исходное состояние по входу установки 0 сигналом, формируемым устройством управления (на рис. 5.16 не показано). При Ki = 0 и Vz=l на входы X поступают сигналы кода адреса обращения.

Характеристики серийных микросхем динамических ОЗУ приведены в табл. 5.5.

5.6. МИКРОЭЛЕКТРОННЫЕ ПЗУ

Микросхема ПЗУ включает матрицу-накопитель, регистр и дешифратор адреса, усилители считывания. По способу записи информации ПЗУ подразделяются на масочные ПЗУ, программируемые ПЗУ (ППЗУ) и репрограммируемые ПЗУ (РПЗУ). Характеристики серийных микросхем ПЗУ приведены в табл. 5.6.

Таблица 5.6

1)С плавающим затвором.

Масочные ПЗУ изготавливают в основном на биполярных или полевых транзисторах. Запись информации в ПЗУ осуществляется на одной из завершающих технологических операций изготовления микросхемы путем формирования схемы подключений транзисторов к шине строки (рис. 5.17).

Организация ПЗУ может быть как одноразрядной, так и многоразрядной. В частности, на рис. 5.17 показана