•Bit 3 - CPOL: Clock Polarity - Полярность тактового сигнала

SCK в режиме ожидания находится на высоком уровне при установленном в состояние 1 бите CPOL и на низком уровне при сброшенном бите CPOL. См. рис. 40 и 41.

•Bit 2 - CPHA : Clock Phase - Фаза тактового сигнала

Работа этого бита отражена на рис. 40 и 41.

•Bits 1,0 - SPR1, SPR0: SPI Clock Rate Select 1 and 0 - Выбор частоты тактового сигнала, биты 1 и 0

Эти два бита управляют частотой тактового сигнала прибора, работающего в ведущем режиме. В ведомом режиме состояния битов влияния не оказывают. Состояния битов и устанавливаемый коэффициент деления частоты fCL показаны в таблице:

Таблица 23. Соотношения между SCK и частотой генератора.

РЕГИСТР СТАТУСА SPI - SPSR - (Status Register)

Бит76543210

$0E ($2E)j SPIF j WCOL - - --- - SPSR

Чтение/Запись RRRRRRRR

Начальное значение 00000000

•Bit 7 - SPIF: SPI Interrupt Flag - Флаг прерывания по SPI

По завершении обмена последовательными данными бит SPIF устанавливается в состояние 1 и, если бит SPIE в регистре SPCR установлен и разрешено глобальное прерывание, генерируется сигнал прерывания. Бит SPIF очищается аппаратно при выполнении подпрограммы обработки соответствующего вектора прерывания. Бит SPIF может быть очищен также при первом считывании состояния регистра статуса SPI, с установленным битом SPIF, с последующим обращением к регистру данных SPI (SPDR).

•Bit 6 - WCOL: Write Collision flag - Флаг ошибки при записи

Бит WCOL устанавливается в состояние 1 если в процессе передачи данных выполнялась запись в регистр данных (SPDR). Чтение содержимого регистра данных, как и запись в него, выполненные во время пересылки данных, могут привести к неверному результату. Бит WCOL (и бит SPIF) аппаратно очищаются (сбрасываются в состояние 0) при первом считывании регистра статуса SPI, с установленным WCOL, с последующим обращением к регистру данных SPI (SPDR).

•Bit 5..0 - Res: Reserved bits - Зарезервированные биты

Эти биты в микроконтроллерах ATmega603/103 зарезервированы и при считывании всегда покажут состояние 0.

РЕГИСТР ДАННЫХ SPI - SPDR - (SPI Data Register)

Бит7 6 5 4 3 2 10

$0F ($2F)IMSB IIIIIII LSBl SPDR

Чтение/ЗаписьR/W R/W R/W R/W R/W R/W R/W R/W

Начальное значение00000000

Регистр данных SPI представляет собой регистр с возможностью чтения/записи и предназначен для пересылки данных между регистровым файлом и сдвиговым регистром SPI. Запись в регистр SPDR инициирует передачу данных, считывание регистра приводит к чтению сдвигового регистра приема.

UART - универсальный асинхронный приемопередатчик

Микроконтроллеры ATmega603/103 оснащены полнодуплексными универсальными приемопередатчиками (UART). Их основные возможности следующие:

•Генератор обеспечивает любую скорость передачи информации в бодах

•Высокая скорость передачи при низкой частоте XTAL

•8-разрядный или 9-разрядный форматы данных

•Фильтрация шума

•Обнаружение переполнения

•Обнаружение ошибок формирования кадров

•Детектирование бита ложного старта

•Три отдельных прерывания: по завершению передачи (TX Complete), по пустому регистру передаваемых данных (TX Data Register Empty) и по завершению приема (RX Complete).

Передача данных

Блок-схема передатчика UART показана на рис. 42.

Передача данных инициируется записью передаваемых данных в регистр данных I/O UART (UDR). Данные пересылаются из UDR в сдвиговый регистр передачи в следующих случаях:

•Новый символ записан в UDR после того как был выведен из регистра стоповый бит предшествовавшего символа. Сдвиговый регистр загружается немедленно.

•Новый символ записан в UDR прежде, чем был выведен стоповый бит предшествовавшего символа. Сдвиговый регистр загружается после выхода стопового бита передаваемого символа, находившегося в сдвиговом регистре.

Если из 10(11)-разрядного сдвигового регистра передачи выведена вся информация (сдвиговый регистр передачи пуст) данные из UDR пересылаются в сдвиговый регистр. В это время устанавливается бит UDRE (UART Data Register Empty) регистра статуса UART (USR). При установленном в состояние 1 бите UDRE UART готов принять следующий символ. Запись в UDR очищает бит UDRE. В то самое время, когда данные пересылаются из UDR в 10(11)-разрядный сдвиговый регистр, бит 0 сдвигового регистра сбрасывается в состояние 0 (состояние 0 - стартовый бит) а бит 9 или 10 устанавливается в состояние 1 (состояние 1 - стоповый бит). Если в регистре управления UART (UCR) установлен бит CHR9 (т.е. выбран режим 9-разрядного слова данных), то бит TXB8 регистра UCR пересылается в бит 9 сдвигового регистра передачи.

Сразу после пересылки данных в сдвиговый регистр тактом бод-генератора стартовый бит сдвигается на вывод TXD. За ним следует LSB данных. Когда будет

115

выдан стоповый бит сдвиговый регистр загружается новой порцией данных, если она была записана в UDR во время передачи. В процессе загрузки бит UDRE находится в установленном состоянии. Если же новые данные не будут загружены в UDR до выдачи стопового бита, флаг UDRE остается установленным. В этом случае, после того как стоповый бит будет присутствовать на выводе TXD в течение одного такта, в регистре статуса UART (USR) устанавливается флаг завершения передачи TXC (TX Complete Flag).

Установленный в состояние 1 бит TXEN регистра UCR разрешает передачу UART. При очищенном бите TXEN (сброшенном в состояние 0) вывод PE1 может быть использован в качестве вывода I/O общего назначения. При установленном бите TXEN передатчик UART подключается к PE1 и использует его в качестве вывода выхода, независимо от установки бита DDE1 в DDRE.

Шина данных

XTAL

-►

Бод-генератор

CoxpaHeHMeJJDR

Разрешение сдвига

Управляющая логика

Бод

Логика управления

10(11)-разрядный сдвиговый

регистр передачи Т~1-

Регистр управления UART (UCR)

Шина данных

§11

TXC IRQ

UDRE IRQ

Рис. 42. Передатчик UART

выводом

IDLE