Ремонт принтеров, сканнеров, факсов и остальной офисной техники


назад Оглавление вперед




[20]

EEPROM память данных

EEPROM память данных организована как отдельное пространство данных с возможность считывания и записи отдельного байта. EEPROM обеспечивает 100000 циклов стирания/записи. Взаимодействие между EEPROM и CPU определяется регистром адреса EEPROM, регистром данных EEPROM и регистром управления EEPROM.

Время обращения к памяти

и тактирование выполнения команд

В данном разделе описаны основные принципы тактирования обращений при выполнении команд и обращений к встроенной памяти.

AVR CPU тактируется системным тактовым сигналом System Clock O, формируемым посредством внешнего кварцевого кристалла. Внутреннее деление не используется.

На Рис.20 представлен процесс параллельных выборки и выполнения команд, обеспечиваемые Гарвардской архитектурой, и концепция регистрового файла быстрого доступа. Это базовый принцип конвейерной обработки, обеспечивающий удельную производительность 1 MIPS/МГц при соответствующих результатах стоимости функции, количества функций на один такт и количества функций на единицу потребляемой мощности.

T1 , T2 , T3 , T4

Выполнение 1-й команды

Выборка 2-й команды -[-

Выполнение 2-й команды [ \

Выборка 3-й команды ,,

Выполнение 3-й команды [

Выборка 4-й команды

System Clock O

Выборка 1 -й команды j-, i

Рис. 20 Параллельные выборка и выполнение команд

На Рис. 21 представлен принцип внутреннего тактирования регистрового файла. В течение одного тактового цикла выполнения операции ALU использует два операнда регистров и результат возвращает в регистр назначения

T1 , T2 , T3 , T4

Выполнение 1-й команды

Выборка 2-й команды -[-

Выполнение 2-й команды [

Выборка 3-й команды ,,

Выполнение 3-й команды [

Выборка 4-й команды

System Clock O

Выборка 1 -й команды j", !

Рис.21 Одноцикловая работа ALU


На Рис. 22 показано обращение к встроенной SRAM данных за два тактовых цикла.

TI , T2 , T3T4

System Clock O ALE

J v

Адрес [15..8] Нредшесв. Адрес Xl Адрес

Данные/Адрес [7..0] пред шесгв. Адресу АдресДанныеАдрес

Данные/Адрес [7..0] I [редшесГв. АдресХ" Адрес >У""" Д(;нные >-" Адрес

RD -1-1-,

л-

Рис. 22 Циклы обращения к внешней SRAM данных без состояния ожидания (Wait State)

и s

о го

т т

На Рис. 23 показано обращение к внешней SRAM данных при установленном бите состояния ожидания (Wait State active).

TI ( T2 ( T3T4

System Clock O ALE

Адрес [15..8] ПредшесГв. Адрес X Адрес

Данные/Адрес [7..0] ПредшесГв. Адрес Х~~ l Адрес X"ДанныеX Адрес

Данные/Адрес [7..0] ПредшесГв. Адрес X" Адрес >С""" l Данные >-< Ад

RD

1rlrh

Рис. 23 Циклы обращения к внешней SRAM данных с состоянием ожидания

и

S

о го

1 т


Память ввода/вывода (I/O)

Описание пространства I/O микроконтроллеров ATmega603/103 представлено в Табл. 3

Таблица 3. Пространство I/O микроконтроллеров ATmega603/103

Адрес I/O

Обозначение

Функция

(адрес SRAM)

$3F ($5F)

SREG

Регистр статуса (Status REGister)

$3E ($5E)

SPH

Верхний байт указателя стека (Stack Pointer High)

$3D ($5D)

SPL

Нижний байт указателя стека (Stack Pointer Low)

$3C ($5C)

XDIV

Регистр управления делением тактовой частоты (XTAL Divide Control Register)

$3B $5B)

RAMPZ

Регистр выбора страницы Z RAM (RAM Page Z Select Register)

$3A ($5A)

EICR

Регистр управления внешними прерываниями (External Interrupt Control Register)

$39 ($59)

EIMSK

Регистр масок внешних прерываний (External Interrupt MaSK register)

$38 ($58)

EIFR

Регистр флагов внешних прерываний (External Interrupt Flag

Register)

$37 ($57)

TIMSK

Регистр масок прерываний по таймерам/счетчикам (Timer/

Counter

Interrupt MaSK register)

$36 ($56)

TIFR

Регистр флагов прерывания по таймерам/счетчикам (Timer/

Counter Interrupt Flag register)

$35 ($55)

MCUCR

Регистр управления MCU (MCU General Control Register)

$34 ($54)

MCUSR

Регистр статуса MCU (MCU Status Register)

$33 ($53)

TCCR0

Регистр управления таймером/счетчиком 0 (Timer/Counter0 Control Register)

$32 ($52)

TCNT0

Таймер/счетчик0 (Timer/Counter0 (8-bit))

$31 ($51)

OCR0

Регистр сравнения выхода таймера/счетчика 0 (Timer/Counter0 Output Compare Register)

$30 ($50)

ASSR

Регистр статуса асинхронного режима (Asynchronous Mode Status Register)

$2F ($4F)

TCCR1A

Управляющий регистр A таймера/счетчика 1 (Timer/Counter1 Control Register A)

$2E ($4E)

TCCR1B

Управляющий регистр B таймера/счетчика 1 (Timer/Counter1 Control Register A)

$2D ($4D)

TCNT1H

Старший байт таймера/счетчика 1 (Timer/Counter1 High Byte)

$2C ($4C)

TCNT1L

Младший байт таймера/счетчика 1 (Timer/Counter1 Low Byte)

$2B ($4B)

OCR1AH

Старший байт регистра A сравнения выхода таймера/счетчика 1 (Timer/Counter1 Output Compare Register A High Byte)

$2A ($4A)

OCR1AL

Младший байт регистра A сравнения выхода таймера/ счетчика 1 (Timer/Counter1 Output Compare Register A Low Byte)

$29 ($49)

OCR1BH

Старший байт регистра B сравнения выхода таймера/счетчика 1 (Timer/Counter1 Output Compare Register B High Byte)

$28 ($48)

OCR1BL

Младший байт регистра B сравнения выхода таймера/счетчика 1 (Timer/Counter1 Output Compare Register B Low Byte)

$27 ($47)

ICR1H

Старший байт регистра захвата таймера/счетчика 1 (Timer/Counter1 Input Capture Register High Byte)



[стр.Начало] [стр.1] [стр.2] [стр.3] [стр.4] [стр.5] [стр.6] [стр.7] [стр.8] [стр.9] [стр.10] [стр.11] [стр.12] [стр.13] [стр.14] [стр.15] [стр.16] [стр.17] [стр.18] [стр.19] [стр.20] [стр.21] [стр.22] [стр.23] [стр.24] [стр.25] [стр.26] [стр.27] [стр.28] [стр.29] [стр.30] [стр.31] [стр.32] [стр.33] [стр.34] [стр.35] [стр.36] [стр.37] [стр.38] [стр.39] [стр.40] [стр.41] [стр.42] [стр.43] [стр.44] [стр.45] [стр.46] [стр.47] [стр.48] [стр.49] [стр.50] [стр.51]