Ремонт принтеров, сканнеров, факсов и остальной офисной техники


назад Оглавление вперед




[69]

Рнс. 8.36. Функциональная схема лельного последовательного интерфейса

парал-

уфс

Упр. сигнал

уу

ША.

4

р*) УЛЯЗУ

упр*

упси

Вх мм

ВчхНМ

перепрограммируемои постоянной памяти УППЗУ;

управления УУ;

параллельного интерфейса УПРИ;

последовательного интерфейса УПСИ.

УФС согласует шину данных ПЭВМ с внутренней шиной ячейки; реализован на двух интегральных микросхемах К589АП16.

У У предназначен для формирования сигналов, управляющих вводом информации в УПРИ, УПСИ и выводом из них; реализован на микросхемах серии К555.

УППЗУ предназначен для хранения специальных программ, определяемых типом ВУ и требованиями пользователя; реализован на интегральных микросхемах КР556РТ5, емкость программно доступной памяти составляет 256 байт.

УПРИ реализован на микросхеме КР580ВВ55; функциональная конфигурация УПРИ программируется с помощью системного математического обеспечения.

УПСИ реализован на микросхеме КР580ВВ51 и представляет собой программируемое устройство для преобразования параллельного восьмиразрядного кода в последовательный и наоборот.

РЕЖИМ РАБОТЫ МОДУЛЯ

Рассмотрим два режима работы модуля: записи (ЗП) информации из ШД в ВУ; чтения (ЧТ) информации из ВУ в ШД.

т.

SEL.

Но

SU.

/f/w

S6

Dll/n ЧТ

т

ША ШД

1-

t

1

\

t

L

t

\

/

i

t

\ 1

\ /

\ /

t

t

(

\ 1

\ /

\ 1

\ /

t

1

\

L

\

/

\

1

\

1

\ t

ЗПУпраЛл J Ш >

ЗП данных В ПРИ

ЗП данных В УПСИ

ши данпьЛ шУМИиУП

РИ

}ПЯф.стк в упси

ЗП Уйр.аюЛ 1 УПСИ

Рис. 8.37. Временная диаграмма записи и чтения


Цепь

Шт.

+12В

Al

+12В

A2

DO

A3

DI

A1

02

AS

DI

AS

DI

A7

X2

Шт.

Цепь

Al

+58

A2

KAO

A3

KA1

Al

KA2

A5

KA3

A6

Ш

Л7

KA5

Л8

Ш

AS

KA7

AW

BxHM

Bl

B2

KBO

B3

KB1

Bl

KB2

as

KB3

BS

KB1

B7

UBS

BB

KBS

B3

KS7

BIO

Вых HI1

CI

+ 12 В

C2

KCO

C3

KCI

CI

КС 2

cs

КСЗ

C6

KCi

C7

KCS

CB

ксе

CS

KC7

CIO

Общий


BS

AS

06

A3

D7

А10

юлит.

АН

91

АН

2ПГц

A IS

RES

А21

ПМГц

АП

Общ.

A2S

Общ.

A2S

Общ.

А 30

I/O ШЕСТ.

S2

АО

S3

А!

S1

А2

SS

A3

SB

А1

ST

AS

ss

Аб

А7

БЮ

R/W

EI9

-12В

Е2Б

+58

Б23

+ 58

£30

+5Я

Е2{

13

н

IS

J6

17 18 19 20 21 22 EZ fj

I/O SELECT. 23

1

DS.I

\3 "

1

D1.S

Рис. 8.38. Принципиальная схема модуля параллельного н последовательного интерфейса



[стр.Начало] [стр.1] [стр.2] [стр.3] [стр.4] [стр.5] [стр.6] [стр.7] [стр.8] [стр.9] [стр.10] [стр.11] [стр.12] [стр.13] [стр.14] [стр.15] [стр.16] [стр.17] [стр.18] [стр.19] [стр.20] [стр.21] [стр.22] [стр.23] [стр.24] [стр.25] [стр.26] [стр.27] [стр.28] [стр.29] [стр.30] [стр.31] [стр.32] [стр.33] [стр.34] [стр.35] [стр.36] [стр.37] [стр.38] [стр.39] [стр.40] [стр.41] [стр.42] [стр.43] [стр.44] [стр.45] [стр.46] [стр.47] [стр.48] [стр.49] [стр.50] [стр.51] [стр.52] [стр.53] [стр.54] [стр.55] [стр.56] [стр.57] [стр.58] [стр.59] [стр.60] [стр.61] [стр.62] [стр.63] [стр.64] [стр.65] [стр.66] [стр.67] [стр.68] [стр.69] [стр.70] [стр.71] [стр.72] [стр.73] [стр.74] [стр.75] [стр.76] [стр.77] [стр.78] [стр.79] [стр.80] [стр.81] [стр.82] [стр.83] [стр.84] [стр.85] [стр.86] [стр.87] [стр.88] [стр.89] [стр.90] [стр.91] [стр.92] [стр.93] [стр.94] [стр.95] [стр.96] [стр.97] [стр.98]