Ремонт принтеров, сканнеров, факсов и остальной офисной техники


назад Оглавление вперед




[64]

Состояние кнопок может быть считано процессором по специальной программе таким же образом, как это делается для магнитофонного ввода: путем просматривания разряда D7 ячеек С061, С062 адресного пространства центрального процессора.

Потенциометры пультов подключаются к одновибраторам, собранным по схеме, показанной на рис. 8.27. Одновибраторы преобразуют угол поворота потенциометров во временной интервал. Чтобы центральный процессор смог считать установку потенциометров, он должен запустить одновибраторы с помощью программного переключателя С070. Обращение центрального процессора к ячейкам С070 - C07F вызывает пуск одновибраторов. Временной интервал между вырабатываемыми импульсами определяется сопротивлением, соответствующим углу поворота потенциометров.

Центральный процессор под управлением программы может определить относительное значение временного интервала между запуском и окончанием импульсов одновибраторов, считывая состояние разряда D7 ШД ЦП при обращениях по адресам С064, С065.

МВД (D93) постоянно находится в рабочем состоянии (на входе 7 - логический нуль). По заданной адресной комбинации АО - А2 он пропускает на прямой выход один входной сигнал, соответствующий двоичному коду адреса. Выход МВД (D93) связан с шиной D7 ШД ЦП через буферный элемент D94./. Ножка 10 элемента D94.1 является управляющей: процессор, опрашивая разряд D 7 шины данных, обращается к диапазону адресов С060 - C06F.

Интерфейс клавиатуры обеспечивает преобразование последовательного кода, поступающего от блока клавиатуры, в параллельный код и передает его на ШД ЦП (рис. 8.28).

Признаком готовности информации к передаче из блока клавиатуры является

*5В

*А~0(

то г

ВИ1

*5В

ВИ1

-На МВД

R39

-о-

J На МВД

ФС9

+5В о

[О---j-1-" , 1

Рис. 8.27. Подключение потенциометров пульта

ПВмкс

о-

ДКл

тк

Г-

РДК

V1

RG

С1

VZ

01

V0

07

DBS

ГКП

Ответ

С000

6РК

СОЮ

W

RG

V

с

DO

а

D89

R

D9D

DO

;шдцп

D7

Рис. 8.28. Интерфейс клавиатуры


Рис. 8.29. Узел формирования прерывания процессора

сигналов

COSO

Сброс

т

>s

с

0

D8J.1

Л

2мс

ксичо

>

<0Ш

>

от

NHI

IRQ

появление уровня логического нуля на -I гксн г-i

информационной линии данных с клавиатуры (ДКл), подключенной к входу сброса триггера ТК клавиатуры и к последовательному входу регистра РДК данных клавиатуры.

Логический нуль на входе сброса ТК устанавливает на прямом выходе триггера логический нуль, который по линии "Ответ" подтверждает готовность интерфейса клавиатуры к приему информации и переводит РДК в режим последовательного приема информации. По каждому срезу импульсов на линии ДКл происходит прием очередного бита информации с линии ДКл на последовательный вход РДК до тех пор, пока начальный нулевой бит не окажется принятым в старший разряд РДК. Появление низкого уровня на выходе старшего разряда РДК вызывает переброс ТК в противоположное состояние (на прямом выходе устанавливается высокий уровень), прекращая тем самым прием информации с линии ДКл. Регистр РДК переводится в режим параллельного приема информации, и по очередному срезу импульсов на линии ГКл осуществляется сброс РДК (во всех разрядах появляется логическая единица). Принятая перед этим на РДК информация передается на буферный регистр клавиатуры (БРК) при наличии низкого уровня на старшем разряде РДК. Информация на БРК является программно доступной, т.е. при обращении центрального процессора к адресам С000 - C00F БРК с сигналами дешифратора D7 переводится в режим выдачи. Входы БРК при этом закрыты. На ШД ЦП поступает код нажатой клавиши.

Признаком нажатой кнопки на клавиатуре для центрального процессора является наличие логической единицы в старшем разряде считываемого с БРК байта при обращении к адресам С000 - C00F. После того, как центральный процессор примет информацию, поступившую от клавиатуры, он может освободить БРК от хранимой на нем информации. Для этой цели программа обработки данных, принимаемых с клавиатуры, должна предусматривать обращение процессора к любой ячейке СОЮ - C01F, тем самым обеспечивая формирование сигнала сброса содержимого РДК.

Узел формирования сигналов прерывания процессора позволяет выработать два сигнала прерывания процессора {NMI и IRQ), каждый из которых имеет определенную фиксированную частоту следования импульсов запроса прерываний (рис. 8.29). Частота следования импульсов сигнала NMI равна частоте телевизионной кадровой развертки (50 Гц), а частота следования импульсов сигнала IRQ в 10 раз выше (500 Гц). Формирование сигналов прерывания центрального процессора осуществляется с помощью программного переключателя С040 - C04F. Обращение процессора по этим адресам переводит триггер в состояние логической единицы (на инверсном выходе логический нуль), тем самым разрешая прохождение импульсов запроса прерываний на линиях NMI и IRQ.

Прекратить формирование сигналов прерываний центрального процессора можно двумя способами:

7*

195


1)с помощью программного переключателя С050. Обращение процессора по адресам С050 - C05F переводит триггер в нулевое состояние (на инверсном выходе - единицаК тем самым запрещая прохождение импульсов запроса прерывания на линиях NMI и IRQ;

2)с помощью общесистемного сигнала "Сброс", который подключен к входу установки триггера в нуль.

После прекращения формирования сигналов прерываний на линиях NMI и IRQ поддерживается высокий уровень, что позволяет центральному процессору работать без прерываний.

8.4. МОДУЛЬ ОПЕРАТИВНОЙ ПАМЯТИ

Модуль оперативной памяти в зависимости от исполнения может быть использован либо для расширения основной оперативной памяти, расположенной на плате памяти и интерфейса, либо в качестве псевдоПЗУ ПЭВМ.

Основные функциональные блоки модуля оперативной памяти показаны на рис. 8.30, принципиальная схема - на рис. 8.31.

Обмен информацией между центральным процессором и функциональными блоками модуля обеспечивается шиной данных (ШД ЦП) и шиной адреса ША ЦП-Работа модуля оперативной памяти организуется на основе способа разделения фазы. При положительном уровне импульсов (рабочая фаза) происходит обмен информацией между центральным процессором и оперативной памятью

ША Ц/7

Рис. 8.30. Функциональная схема модуля оперативной памяти:

Б РСС - буфер регистра слова состояния: РСС - регистр слова состояния: МА мультиплексор адреса; CP - счетчик регенерации; БРД • буферный регистр данных



[стр.Начало] [стр.1] [стр.2] [стр.3] [стр.4] [стр.5] [стр.6] [стр.7] [стр.8] [стр.9] [стр.10] [стр.11] [стр.12] [стр.13] [стр.14] [стр.15] [стр.16] [стр.17] [стр.18] [стр.19] [стр.20] [стр.21] [стр.22] [стр.23] [стр.24] [стр.25] [стр.26] [стр.27] [стр.28] [стр.29] [стр.30] [стр.31] [стр.32] [стр.33] [стр.34] [стр.35] [стр.36] [стр.37] [стр.38] [стр.39] [стр.40] [стр.41] [стр.42] [стр.43] [стр.44] [стр.45] [стр.46] [стр.47] [стр.48] [стр.49] [стр.50] [стр.51] [стр.52] [стр.53] [стр.54] [стр.55] [стр.56] [стр.57] [стр.58] [стр.59] [стр.60] [стр.61] [стр.62] [стр.63] [стр.64] [стр.65] [стр.66] [стр.67] [стр.68] [стр.69] [стр.70] [стр.71] [стр.72] [стр.73] [стр.74] [стр.75] [стр.76] [стр.77] [стр.78] [стр.79] [стр.80] [стр.81] [стр.82] [стр.83] [стр.84] [стр.85] [стр.86] [стр.87] [стр.88] [стр.89] [стр.90] [стр.91] [стр.92] [стр.93] [стр.94] [стр.95] [стр.96] [стр.97] [стр.98]