Ремонт принтеров, сканнеров, факсов и остальной офисной техники


назад Оглавление вперед




[58]

Оперативная память модуля обеспечивает обслуживание двух пользователей (дисплейного контроллера и центрального процессора), организуется попеременно на основе разделения фаз. Микропроцессор в течение действия положительного уровня импульсов iO (фазы процессора получает доступ к оперативной памяти, а в течение действия отрицательного уровня импульсов <р\ осуществляет внутреннюю обработку и на это время отключается от оперативной памяти. Это позволяет дисплейному контроллеру во время действия низкого уровня импульсов v?0 (фазы ДК) получить доступ к оперативной памяти. Принципиальная схема модуля приведена на рис. 8.13.

Генератор тактовых импульсов. Генератор собран на кварцевом генераторе BQ1, усилительных элементах D15, D20, D25, D31, D26 и элементах D10, D36, синхронизирующих циклы чтения и записи.

Генератор тактовых импульсов задает тактовые импульсы всех рабочих частот. Кварцевый генератор BQ1 вырабатывает сигнал постоянной частоты 14 МГц, который усиливается четырьмя элементами D26. С выхода 6 элемента D26 сигнал поступает на вход 9 триггера D25, который работает как делитель частоты в число раз, кратное двум. Таким образом, с выхода 2 элемента D25 снимается импульс частотой 7 МГц, а с выходов 15 и 14 соответственно импульсы основной тактовой частоты iO (1 МГц) и v>l (800 кГц). С выхода 3 триггера D26 импульсы частоты 14 МГц поступают на управляющие входы регистра сдвига 05/ . Этот элемент формирует импульсы, управляющие работой микросхем памяти (СAS - строб выбора столбца, RAS - строб выбора строки), которые усиливаются двумя инверторами D10 (выходы 3 и 11) и D20 (выходы 10 и 6) и заводятся на входы 15 и 4 всех микросхем памяти.

Регистр сдвига 03/ на выходе 10 формирует сигнал вспомогательной частоты 2 МГц. Коммутатор D15 пропускает сигналы смешанной частоты, задавая режим работы D10 и D25.

Регистр управления памятью. Это четырехразрядный регистр, к информа-

спм

С

Я6

(C0FX)

Q1 QZ Q3

Qt

A 1J

АО

Of

ог

D3 04

А17

А1

А16

А1

А19

A3

П4

Рис. 8.14. интерфейса

Регистр управления памятью

АП А17

А15

8

мг\

1

АН

г

А14Ф

Л»

&

i

J

1

09.1

А15Ф

А19

А15

0S.1 L

Рис. 8.15. Логика подключения тельных разрядов адреса

дополни-

Л/7

А19 АП А13

1 -

и1

А16Ф


ционным входам которого подключены младшие разряды адреса АО • A3 ША ЦП (рис. 8.14). Управление приемом инсрормации в регистр осуществляется с помощью специального сигнала СПМ. Сигнал СПМ вырабатывается на D3 (выход 4, см. рис. 8.13) в случае, когда на остальных разрядах адреса А4 - А15 ША ЦП будет установлена комбинация COF (1100 0000 1111), т.е. при обращении центрального процессора по адресу программного переключателя COFX младшие четыре разряда фиксируются в регистре управления памятью. Назначение выходных сигналов А16 - А19 следующее:

А16 - дополнительный разряд адреса, обеспечивает подключение первого дополнительного массива емкостью 16К байт, а также управляет подключением 2-го или 3-го и 4-го или 5-го дополнительных массивов:

А17 - дополнительный разряд адреса, обеспечивает подключение дополнительного ОЗУ емкостью 64К байт (2-го - 5-го догюлнительных массивов), в случае варианта с общей емкостью - ОЗУ в 128К байт;

AI8 - дополнительный разряд адреса, обеспечивает подключение соответствующих дополнительных массивов (2-го и 3-го или 4-го и 5-го) в случае использования одного из способов (AI9 = 1) подключения дополнительных массивов; при другом способе (А19 = 0) подключения значение А18 безразлично;

А19 - определяет способ подключения дополнительных массивов при использовании ОЗУ емкостью 128, 32 и 16К байт.

Дополнительные разряды адреса AI7 и AJ8 для варианта ОЗУ емкостью 64 и 32К байт не используются, и их состояние в этом случае может быть произвольным.

Соответствующие программные переключатели, задающие дополнительные разряды адреса и управляющие подключением дополнительных массивов, указаны в табл. 8.5.

Логические схемы, обеспечивающие подключение соответствующих дополнительных разрядов адреса (ДРА) к системе адресации ОЗУ, показаны на рис. 8.15.

Таблица 8.5

Подключение дополнительной памяти

Способ подключения дополнительных массивов

Программные

переключатели

Состояние выходов РУП

А19 А18 А17 А16

Подключаемые массивы памяти

Адрес 4000 - 7FFF

Адрес 8000 с BFFF

COFO

0000

Основной

C0F1

0001

1 -й дополнительный

Первый способ подключения

C0F2

0010

4-й дополнительный

C0F3

ООП

5-й дополнительный

C0F4

0100

Основной

Основной


Способ подключения дополнительных массивов

Программные

переключатели

Состояние выходов РУП

Подключаемые

массивы памяти

Адрес 4000 - 7FFF

Адрес 8000 - BFFF

А19 А18 А17 А16

C0F5

0101

1-й дополнительный

C0F6

ОНО

2-й дополнительный

C0F7

0111

3-й дополнительный

C0F8

1000

Основной

Основной

C0F9

1001

Основной

1-й дополнительный

Второй

COFA

1010

2-й дополнительный

4-й дополнительный

способ

C0FB

1011

3-й дополнительный

5-й дополнительный

подключения

COFC

1100

Основной

Основной

COFD

1101

Основной

1-й дополнительный

COFE

1110

2-й дополнительный

4-й дополнительный

COFF

1111

3-й дополнительный

5-й дополнительный

ФУНКЦИИ МОДУЛЯ

Операция "Чтение". "Чтение" данных из ОЗУ в центральный процессор осуществляется во время положительной фазы импульсов (см. рис. 8.1), которые переключают мультиплексор адреса МАДР (элементы Dl I - D14, см. рис. 8.13) на адреса, поступающие от микропроцессора. В начале фазы процессор выставляет на ША ЦП адрес строки (младший байт адреса) и адрес столбца (старший байт адреса) опрашиваемой ячейки памяти. Мультиплексор подключает адресную шину (ША) ОЗУ к разрядам Al -А7 ША ЦП и разряду Ф16Ф, поступающего с выхода D9.3 (рис. 8.15). Байт адреса поступает на все 16 микросхем ОЗУ и записывается в них по отрицательному перепаду сигнала RAS. Сигналом регистра сдвига D3I (выход 12, см. рис. 8.13) МАДР переключается на восприятие старшей части адреса, поступающего от центрального процессора, и пропускает разряды А8 -



[стр.Начало] [стр.1] [стр.2] [стр.3] [стр.4] [стр.5] [стр.6] [стр.7] [стр.8] [стр.9] [стр.10] [стр.11] [стр.12] [стр.13] [стр.14] [стр.15] [стр.16] [стр.17] [стр.18] [стр.19] [стр.20] [стр.21] [стр.22] [стр.23] [стр.24] [стр.25] [стр.26] [стр.27] [стр.28] [стр.29] [стр.30] [стр.31] [стр.32] [стр.33] [стр.34] [стр.35] [стр.36] [стр.37] [стр.38] [стр.39] [стр.40] [стр.41] [стр.42] [стр.43] [стр.44] [стр.45] [стр.46] [стр.47] [стр.48] [стр.49] [стр.50] [стр.51] [стр.52] [стр.53] [стр.54] [стр.55] [стр.56] [стр.57] [стр.58] [стр.59] [стр.60] [стр.61] [стр.62] [стр.63] [стр.64] [стр.65] [стр.66] [стр.67] [стр.68] [стр.69] [стр.70] [стр.71] [стр.72] [стр.73] [стр.74] [стр.75] [стр.76] [стр.77] [стр.78] [стр.79] [стр.80] [стр.81] [стр.82] [стр.83] [стр.84] [стр.85] [стр.86] [стр.87] [стр.88] [стр.89] [стр.90] [стр.91] [стр.92] [стр.93] [стр.94] [стр.95] [стр.96] [стр.97] [стр.98]