Ремонт принтеров, сканнеров, факсов и остальной офисной техники


назад Оглавление вперед




[52]

Наименование шины сигнала

i i i

Микросхемы

Максимальное число устройств для одного периферийного модуля

Источник (ИСТ)

Приемник (ПРМ)

1NH. USERI 2MHZ ifO. лр\ I/O STR

-

Серии 155. 555

10

I/OS DS

-

INT OUT DMA OUT INT IN DMA IN

-

Серии 155. 555

10

Нагрузочные резисторы источников сигналов R/W, RES, RDY, IRQ, NMI, DMA,

INH, USERI установлены в ячейке процессора ПЭВМ и подключены одним концом к указанным сигналам, а другим - к источнику питания +5 В.

ПОСТРОЕНИЕ МОДУЛЕЙ ВНЕШНЕГО ИНТЕРФЕЙСА

Управление контроллерами внешних устройств. В каждый из шести интер фейсных разъемов компьютера (2-й разъем используется для модуля центрального процессора) может быть установлен модуль (ячейка) внешнего интерфейса, осуществляющий те или иные функции ввода-вывода и обработки информации. Для каждого периферийного модуля в поле адресов ввода-вывода отведено 272 адреса, из которых 16 адресов стробирует сигнал DS, а 256 адресов - сигнал I/OS. Кроме того, имеется дополнительная область емкостью 2048 К байт, доступная для всех ячеек внешнего интерфейса и стробируемая сигналом I/O STR. Распределение адресов приведено в табл. 8.4. Сигнал DS формируется низким уровнем в течение действия низкого уровня фазы <pl при обращении микропроцессора по адресам CONO - CONF, где N = К + 8, аК = 0 + 7- номер соответствующего разъема. В табл. 8.4 приведено распределение адресов. Из таблицы видно, что сигнал формируется для 16 адресов по каждому из разъемов, кроме Х2.

Сигнал DS и адресные шины А00 - A0F могут быть использованы для адресации внутренних схем периферийной платы или для выработки различных сигналов управления периферийного устройства. Совместное использование их с линией R/W удваивает число сигналов DS. Более подробно эти сигналы рассмотрены в п. 8.3.

Постоянная память модуля. Наличие сигнала T/OS, адресующего 256-байтовую страницу памяти для каждого периферийного модуля, позволяет использовать ее


Таблица 8.4

Внешний интерфейс

Диапазон адресов

Сигнал

Номер разъема с сигналом

С090

- C09F

DS

XI

СОАО

- C0AF

DS

ХЗ

СВОО

- C0BF

DS

Х4

COCO

- COCF

DS

Х5

CODO

- CODF

DS

Х6

СОЕО

- COEF

DS

Х7

С100

- C1FF

I/OS

XI

С200

- C2FF

I/OS

ХЗ

СЗОО

- C3FF

I/OS

Х4

С400

- C4FF

I/OS

ХБ

С500

- C5FF

I/OS

Х6

С600

- C6FF

I/OS

Х7

С800

- CFFF

I/O STR

XI - Х7,

кроме Х2

для размещения управляющих программ или подпрограмм (драйверов), предназначенных для управления этим модулем.

Сигнал T70S сформируется аналогично сигналу DS при обращении микропроцессора по адресам С100 - C6FF (см. табл. 8.4).

Возможны различные случаи использования этого сигнала При организации на контроллере периферийного устройства памяти сигнал T70S используется как сигнал ВМ (ВК). а адресные сигналы А00 - AFF служат для выбора конкретного адреса. При этом R/W определяет соответствующую операцию. На плату можно добавлять небольшое ПЗУ, содержащее программу управления. В некоторых случаях, например при обслуживании высокоскоростных устройств, место ПЗУ занимает буферная память (до 256 байт).

Для построения постоянной памяти рекомендуется использование ПЗУ или перепрограммируемого ПЗУ (ППЗУ) с временем выборки не более 450 не. Шину данных ПЗУ необходимо подключать к шине данных интерфейса ПЭВМ через выходные буфера в соответствии с табл. 8.3.

Расширение постоянной памяти модуля. Зона памяти 2К байт (2048 байт) с адресами С800 - CFFF зарезервирована за периферийными устройствами для ПЗУ или ППЗУ, предназначенными для хранения больших программ или подпрограмм -драйверов.

Подключение этой памяти осуществляется сигналом Т70 STR, который формируется аналогично сигналу DS ( в соответствии с табл. 8.3) при обращении микропроцессора по адресам С800 - CFFF.


На рис. 8.3 приведена схема усложненной адресации, позволяющая подключить дополнительную память на нескольких разъемах.

Реализация прямого доступа к памяти (DMA). Передача данных с внешних запоминающих устройств в оперативную память ПЭВМ обычно выполняется побайтно под управлением микропроцессора. При организации высокоскоростных информационных систем управления передачей данных осуществляется отдельной периферийной платой. При этом внешнее устройство получает прямой доступ к ОЗУ ПЭВМ, причем центральный процессор должен быть полностью остановлен. Периферийный модуль получает доступ к шине чтения-записи, а также к адресной шине и шине данных. На рис. 8.4 приведена фукциональная схема, осуществляющая блокировку процессора, шин адреса, данных и R/W1 3anpocoM на предоставление прямого доступа является низкий уровень сигнала RDY. Сформированный на D-триггере низкий уровень сигнала DMA является признаком готовности шины данных, адреса и R/W центрального процессора к операции прямого доступа.

Сигнал DMA должен выдаваться только во время положительной фазы импульсов <fil. Он может прервать работу микропроцессора после окончания текущего цикла.

Для организации системы приоритета используются сигналы DMA DM и DMA OUT. Шина DMA OUT обеспечивает выход цепи приоритета к разъемам на низших иерархических уровнях. В рабочем режиме этот вход установлен в состояние логической единицы. В нерабочем режиме шина подсоединена к входу DMA DM.

Аналогично используется шина DMA DM, обеспечивающая вход цепи приоритета к разъемам на высших иерархических уровнях. Если сигнал не используется, шина DMA DM соединена с шиной DMA OUT.

Шины DMA DM и DMA OUT позволяют организовать прямой доступ к памяти по принципу "гирлянды": внешнее устройство с более высоким приоритетом может заблокировать прямой доступ к памяти устройству с низким приоритетом. Для устранения конфликтных ситуаций, возникающих при работе различных источников информации на общую область памяти, каждый периферийный модуль должен иметь устройство коммутации, подключающее его в нужный момент к шине данных ПЗУ. Это устройство включается сигналом I/OS, т.е. дополнительное ПЗУ на любом модуле будет частично включаться после первого обращения программы к устройству, на котором оно находится. Вторым сигналом, включающим допол-

1/0 STROBE-Ц-1

л10 -У-1

АО) AD8 АО! А06 А05 ДМ

jloscuct,

EH)

I/O STROBE ш

AW

ПЗУ

2Кбайт

EPR0M

V-BUS

Рис. 8.3. Схема подключения дополнительной памяти

Рис. 8.4. Прямой доступ к памяти

for

If о

ОМА

Высокоскоростное устройство о/мена Ванными

О

9<f-



[стр.Начало] [стр.1] [стр.2] [стр.3] [стр.4] [стр.5] [стр.6] [стр.7] [стр.8] [стр.9] [стр.10] [стр.11] [стр.12] [стр.13] [стр.14] [стр.15] [стр.16] [стр.17] [стр.18] [стр.19] [стр.20] [стр.21] [стр.22] [стр.23] [стр.24] [стр.25] [стр.26] [стр.27] [стр.28] [стр.29] [стр.30] [стр.31] [стр.32] [стр.33] [стр.34] [стр.35] [стр.36] [стр.37] [стр.38] [стр.39] [стр.40] [стр.41] [стр.42] [стр.43] [стр.44] [стр.45] [стр.46] [стр.47] [стр.48] [стр.49] [стр.50] [стр.51] [стр.52] [стр.53] [стр.54] [стр.55] [стр.56] [стр.57] [стр.58] [стр.59] [стр.60] [стр.61] [стр.62] [стр.63] [стр.64] [стр.65] [стр.66] [стр.67] [стр.68] [стр.69] [стр.70] [стр.71] [стр.72] [стр.73] [стр.74] [стр.75] [стр.76] [стр.77] [стр.78] [стр.79] [стр.80] [стр.81] [стр.82] [стр.83] [стр.84] [стр.85] [стр.86] [стр.87] [стр.88] [стр.89] [стр.90] [стр.91] [стр.92] [стр.93] [стр.94] [стр.95] [стр.96] [стр.97] [стр.98]