в параллельном коде, тактовый вход С, вход R установки в нуль, управляющие входы V3, V4 для разрешения параллельной записи, входы VI, V2 управления выходами и четыре выхода /, 2, 4, 8.

Состояние триггеров меняется в соответствии с состоянием информационного входа в момент перехода тактового импульса С в состояние логической единицы. Уровень логической единицы на входе R переводит все выходы триггера в состояние логического нуля. Уровень логической единицы, поданный на один из входов VI и V2, переводит выходы в третье состояние. Состояние выходов регистра в зависимости от состояния входов приведено в таблице на рис. 7.8.

К589ИР12. Схема представляет собой универсальный восьмиразрядный регистр, состоящий из триггеров и входных буферных схем с тремя устойчивыми состояниями. Схема имеет встроенную селективную логику и отдельный независимый D-триггер для формирования запроса на прерывание центрального процессора. Регистр (рис. 7.9) имеет восемь информационных входов Ш - D8, два входа В/С/, ВК2 выбора кристалла, вход BP выбора режима, тактовый вход С, вход R

13

12

11

07

01

02

OS

10

is

Dl D2 D3

VI VI bV3

RS

03

04

OS

OS

Рис. 7.8. Микросхема К155ИР15:х стояние

Рис. 7.9. Условное схемы К589ИР12

обозначение мнкро-

03

OS

07

03

IS

18

20

21

01

13

02

14

D1 01 D3 D4 DS OS D7 DS

С

<?BK1 BK2 BP

<)B

IOMBP П0ПР) 12 13 It IS IS 17

С TPS {BHD (BPfZ) (BH)

(СВР)

BOfy

23

04

OS

08

10

IS

11

13

21

установки в нуль, восемь выходов Ql - Q8 каждого разряда регистра и выход ЗП запроса прерывания.

Информационные D-триггеры повторяют входную информацию при высоком логическом уровне на тактовом входе С. При переходе тактового входа в состояние логического нуля происходит запоминание входной информации. Выходы каждого информационного триггера соединены с выходными буферными ключами с тремя устойчивыми состояниями.

Внутренняя шина выдачи информации (ВД) стробирует каждый выходной буфер. При напряжении логической единицы на шине ВД выходные буфера разблокированы, и данные поступают на выход соответствующей линии выходных данных (Ql - Q8).

Входы BKI и ВК2 управляют выборкой кристалла. При напряжении логического нуля и логической единицы выборка кристалла разрешена соответственно на входах ВК1 и ВК2.

Состояние входа BP определяет один из двух режимов работы регистра. При напряжении логического нуля на входе BP. устройство работает во входном режиме, и управление записью осуществляется сигналом по входу С. Однако состояние выходных буферов зависит от состояния входов ВК1 и ВК2. Когда устройство выбрано, т.е. ВК1ВК2=\, то выходные буфера открыты. В противном случае все выходы переходят в третье состояние.

При напряжении логической единицы на входе BP устройство работает в выходном режиме. В этом случае выходные буфера открыты независимо от выборки устройства. Таким образом, запись в регистр и выдача информации из регистра происходят по следующим формулам:

3 = СВРчВРВК1ВК2 (запись информации):

ВД = ВРчВК1ВК2 (выдача информации).

Состояние выходов микросхемы в зависимости от состояний управляющих и (пробирующего входов представлено в таблице на рис. 7.9.

Уровень логического нуля на входе R переводит все информационные триггеры в нулевое состояние. Триггер запроса прерывания при этом устанавливается в состояние логической единицы, т.е. данное устройство не требует прерывания. Выход триггера запроса прерывания ТЗП объединен с выходом логической схемы выбора устройства по схеме ИЛИ.

При работе схемы в режиме ввода информации (на входах BP и ВК\ВК2 уровень логического нуля) входной сигнал на входе С по срезу производит установку триггера запроса прерывания в нуль.

Многорежимный буферный регистр находится в состоянии прерывания тогда, когда выход ЗП соответствует состоянию логического нуля, что позволяет обеспечить прямое соединение выхода ЗП со входами запроса блока приоритетного прерывания.

Логическая формула условия прерывания:

ЗП = BK\BK2vCR.

Логическая формула сброса сигнала прерывания: ЗП = (BKlvBWR.

Состояния выхода запроса прерывания ЗП и выхода ТЗП в зависимости от состояний управляющих и стробирующего входов представлены в таблице на рис. 7.9.

К589АП16. Схема является параллельным двунаправленным формирователем

сигналов для управления магистралями в цифровых вычислительных устройствах и просто шинным формирователем (ШФ).

Схема (рис. 7.10) представляет собой четырехканальный комму татор, имеющий в каждом канале одну шину А для приема информации, одну шину С для выдачи и одну двунаправленную шину В для приема и выдачи инсрормации.

Схема имеет четыре входа инсрормации (AI - А4), вход ВК выборки кристалла, вход УВ управления выдачей информации, четыре входа-выхода реверсивной передачи информации (Bl - В4) и четыре выхода информации (С/ - С4). Все выходы могут принимать три устойчивых состояния.

Для управления режимом работы и направлением передачи информации в ШФ предусмотрена логика управления выдачей, выполненная на двух логических элементах И с двумя входами. Формирователь обеспечивает передачу информации при уровне логического нуля на входе ВК. При этом управление выдачей информации на шины С и В осуществляется сигналом на входе УВ. Если на входе У В уровень логического нуля, то разрешена передача информации с входа А на выход В. Выход С при этом переходит в состояние высокого выходного сопротивления. Если на входе УВ уровень логической единицы, то разрешена передача информации с входа В на выход С. Выход В при этом переходит в состояние высокого выходного сопротивления.

Уровень логической единицы на входе ВК запрещает передачу информации, и оба выхода В и С переходят в состояние высокого выходного сопротивления.

На выход ШФ информация передается в прямом коде.

К555ИЕ6. Схема представляет собой синхронный четырехразрядный реверсивный двоично-десятичный счетчик, который состоит из четырех двухступенчатых триггеров, дешифратора счета и логической схемы предварительной установки

07 03 12

15

01

03

06

10

13

А1 А2 A3 4*

№) УВ

ЛВК

*1ВП)

ШФ

а

сг

сз

с*

ог

05

ii

1Ь

Рис. 7.10. Микросхема К589АП16

Рис. 7.11. Условное обозначение ми -кросхемы К555ИЕ6

05

СГ

/"»+(